Next-generation semiconductor startup

2.5D, 3D先端パッケージング開発を担っていただきます。
（※ご経験に応じて以下いずれかをお任せいたします）

・シリコンインターポーザー製造技術の開発
・パッケージ配線技術の開発、量産立ち上げ
・フリップチップパッケージ開発、量産立ち上げ
・ファンアウト、2.5D/3Dパッケージング技術開発、量産立上げ

・先端半導体パッケージ(2.5D, 3D等)の設計、開発のための評価TEG設計
・Signal Integrity（PCIe/SerDes/UCIe/HBM等のI/Fを含む）、Power Integrity解析
・熱、構造解析
・半導体パッケージの設計環境（EDAツール等）立ち上げおよび、各種設計の自動化検討

【必須（MUST）】
・高専卒・大卒以上の実務、研究等の経験者（3年以上）、または、大学院（博士課程）修了以上 ※修了見込含む
・英語力（TOEIC 600点以上、もしくは同等以上が目安）

【歓迎（WANT）】
・シリコンインターポーザー開発、製造技術経験
　- TSV加工技術、BEOL技術
　- CVD、PVD、CMP、リソグラフィー、エッチングなど

・パッケージ配線形成技術経験
　- マイクロメーター～サブミクロンレベルのリソグラフィー、銅の電解メッキ、
　　スパッタリング成膜、樹脂コーティング、感光性樹脂での加工、レーザー加工など

・フリップチップパッケージプロセスの開発経験
　- サーマルコンプレッションボンディング、コンプレッションモールディングなど

・ファンアウト、2.5D/3Dパッケージング技術開発経験
　- サーマルコンプレッションボンディング、ハイブリッドボンディング、バンピング、
　　TSV形成、RDL形成技術など

・半導体パッケージ設計開発経験
　- 製品設計の構想検討、レイアウトまたはレイアウト指示、設計検証など
　- 技術開発のための評価TEG検討、レイアウトまたはレイアウト指示、設計検証、マスクデータハンドリングなど

・半導体パッケージSI/PI、熱、構造解析経験
　- Cadence、Synopsys、SIEMENS、図研、Ansys、Keysight等のツールを使用したSI/PI、熱、構造解析経験

・半導体パッケージの設計環境の立上げ、各種設計の自動化検討経験
　- Cadence、Synopsys、SIEMENS、図研、Ansys、Keysight等のツール立ち上げ、
　　ツール評価、保守、EDAベンダとのやりとり等の経験
　- 各種設計、解析業務の自動化経験
　- Python、C、tcl等によるスクリプト作成に精通
　- AI/ML等を用いた設計、解析業務の最適化に精通

・上記いずれかの分野で3年以上のマネジメント経験